用calibre 做lvs, 一些连到LOGIC0的 net 过不去

用calibre 做lvs, 一些连到LOGIC0的 net 过不去，LVS报告如下面所示：n121,n122,n123,n124都是连着Logic0的Q端，也就是电平0，昨作为PAD的使能信号en（低电平使能），这个在verlog里面是.en(1'b0),直接这么赋值的，求高手帮忙，请问这个lvs错误怎么解决啊?多谢各位啦

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INCORRECT NETS
DISC#LAYOUT NAMESOURCE NAME
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1Net 97n121
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(NAND2):input** missing connection **
X4328/M0(639.570,1179.565):g
X4328/M32(639.570,1171.755):g

(NAND2):input** missing connection **
X4327/M0(555.570,1179.565):g
X4327/M32(555.570,1171.755):g

** missing connection **(NAND2):input
XICF_data_a_0/XI4/MM10:g
XICF_data_a_0/XI4/MM7:g

** missing connection **(NAND2):input
XICF_data_a_1/XI4/MM10:g
XICF_data_a_1/XI4/MM7:g

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2Net 100n124
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(NAND2):input** missing connection **
X4324/M0(219.570,1179.565):g
X4324/M32(219.570,1171.755):g

(NAND2):input** missing connection **
X4323/M0(148.435,1059.570):g
X4323/M32(156.245,1059.570):g

(NAND2):input** missing connection **
X4322/M0(148.435,975.570):g
X4322/M32(156.245,975.570):g

** missing connection **(NAND2):input
XICF_data_b_2/XI4/MM10:g
XICF_data_b_2/XI4/MM7:g

** missing connection **(NAND2):input
XICF_data_b_3/XI4/MM10:g
XICF_data_b_3/XI4/MM7:g

** missing connection **(NAND2):input
XICF_data_b_4/XI4/MM10:g
XICF_data_b_4/XI4/MM7:g

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3Net 274n122
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(NAND2):input** missing connection **
X4329/M0(723.570,1179.565):g
X4329/M32(723.570,1171.755):g

** missing connection **(NAND2):input
XICF_data_a_2/XI4/MM10:g
XICF_data_a_2/XI4/MM7:g

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4Net 98n123
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(NAND2):input** missing connection **
X4318/M0(148.435,639.570):g
X4318/M32(156.245,639.570):g

(NAND2):input** missing connection **
X4317/M0(148.435,555.570):g
X4317/M32(156.245,555.570):g

(NAND2):input** missing connection **
X4316/M0(148.435,471.570):g
X4316/M32(156.245,471.570):g

** missing connection **(NAND2):input
XICF_data_a_6/XI4/MM10:g
XICF_data_a_6/XI4/MM7:g

** missing connection **(NAND2):input
XICF_data_a_7/XI4/MM10:g
XICF_data_a_7/XI4/MM7:g

** missing connection **(NAND2):input
XICF_rst_n_in/XI4/MM10:g
XICF_rst_n_in/XI4/MM7:g

core 里面需要加tieoff cell连接的，不能floating的，

请问怎么加 tie off cell呢?
还有，我以前跑其他的设计，遇到一个问题 derive_pg_connections-power_net VDD -ground_net VSS -tie ,之后只要save_mw_cell 就出现error:
Non-PG port Q（0xde9a） is driving PG net gnd.
Cel consistency check failed.
这个什么原因

还有，这几个net都是接固定电平 1'b0的信号，可以直接赋值GND吗?VDD, GND是core cell的pg pin, 在verilog设计中直接赋值 .en(GND), 仿真是没有问题，请问这和.en(1'b0) 效果一样吗?

对，可以写1'b0
添加tie cell用connect_tie_cells 即可，

提取的netlist里面有 tie cell, 而且1‘b0的信号都接到了LOGIC0的Q端，1’b1也连到了LOGIC1的Q端，没有tie off的的端口，好像netlist没有问题，只是LVS的layout和netlist不对应，这个怎么解决呢?

那不就是没加tie cell么，直接短接到vdd，vss的

conmect_tie_cells -tie_high_libcell XX-tie_low_lib_cell XX