求助时钟综合的问题

我需要对这样一个时钟设计进行综合约束，应该怎么约束呢，
是对calls,clkb,clk_scan就行create_clock，那clk_in
应该怎么约束呢?
还是直接对clk_in进行约束就可以了呢?

简单点对clk_in约束就可以了，注意一下同步异步关系

有个叫 set_clock_groups -logically_exclusive 的，你找找

谢谢啊，那你所说的注意同步异步的关系是什么意思?
还有在clka,clkb域下有数据输入，然后mux，那是不是用clk_in设置mux之后的数据的input_delay就可以了?
谢谢