后端面试--每日一题（086）

因为这些信号的fanout特别大，我猜是因为nmos的电迁移率比pmos大，同尺寸时，nmos下拉能力比pmos的上拉能力强，可以更快完成transition吧

一方面这些信号连接的单元比较多,　所以要求它的质量比较好,　不希望它有毛刺干扰什么的　地通常Ｎｏｉｓｅ比较小.　ＮＭＯＳ的ｄｒｉｖｅ能力也比较好，当然你可以把PＭＯＳ也做的很大.　

reset拉高可以看成给一个大电容充电，reset拉低可以看成大电容放电，因为功率的限制，充电一定会比放电慢，如果是高电平reset或中断，很可能出现reset或中断没有及时处理的情况，这样在某些特殊情况下，比如说突然断电，会造成程序出错跑飞，系统却还没有中断，从而造成数据写入错误。所以一般都会选择低电平触发！

为啥说功率的原因导致放电比充电快? 不是很明白, 充电和放电不能做成Balanced的么? 没有及时处理那也是因为时序没考虑好吧, 请详细分析一下.

地比电源的优越，波动小：
原因：
1-地网络/地平面最大，数字/模拟地也近似于相接，reset接上去之后不会造成电压升。
2-各个电压域的VDD电平各不相同，而VSS电平均是0
3-另外，在板级调试芯片中，如果你想reset一个3.3V的芯片，你在pcb上是找个3.3V信号接上方便呢?还是找个地信号方便?

假如说对数字的供电是由模拟LDO提供的，那么LDO所能提供的最大功率就是限制死的，也就是说对应于相同的负载，驱动电流不可能无限大，但是对于电容对地放电则不同，这个本身不需要驱动，只要有泄流通路，电流可以很大。

我之所以这么说，是因为我们曾经遇到一个问题，接触式的卡，使用的虽然是下拉reset，但是在退卡的瞬间，本来已经被下拉的reset又因为内部的电容提供的电位被拉成了高，于是数字重新启动，乱擦写了flash。
所以，我觉得如果reset本身的速度过慢，在频率很高的芯片里，可能会产生问题。

模拟上电电路决定

低电平有效时，导通的是PMOS，而不是NMOS,所以这与迁移率没有关系吧

这个应该是跟设计相关的吧

首先，如果输入信号直接驱动集成电路芯片，可能这个信号会连接到芯片内部的许多逻辑门，即扇出较大。为了解决这个问题，就在输入端添加了一个反相器，这样对于输入信号扇出变成了反相器的两个MOS管；而反相器的信号再生功能用较好地处理了信号的衰减，并使得后续诸多逻辑门的大扇出要求得到满足。驱动这个信号的前级，就可以节省出扇出配额，用于驱动更多的后级芯片。（出处见后面的参考文献）
而且，从前一级的角度来考虑，一般集成电路里最好实现的是反向器、与非门、或非门等这类带有反向的逻辑。对应的缓冲器、与门、或门则需在前面这些反向逻辑的基础上再加上反相器来获得，因此非反向的逻辑单元要比反向的单元来的慢。集成电路为了使速度最优，一般会采取反向的逻辑，输出的信号自然地就带有了一个“非”，用它来驱动后级端口，则自然要使用低电平有效。
以上这些是针对CMOS工艺来说的。
第三，最早的工艺是TTL，它在工作时会产生静态功耗，而且用高电平还是低电平静态功耗相差较大，因此会从这个角度考虑复位信号的高低电平。另外，高低电平不同，其对外界干扰的抵抗能力也有差异。这两点使得在TTL工艺下，比较注意选择置为电平。
现在大多采用CMOS工艺，几乎不存在静态功耗，因此高电平还是低电平置为就与系统设计，以及前述的原因有关。好多情况下，低电平有效的置位信号甚至只是对之前一种设计习惯的延续罢了。
--------数字设计 原理与实践

如果上面的话都是从那本书里摘录的，那么可以把它丢了

陈老大阐述一下呗,谢谢！

太老了，就像你现在用i5的CPU，人家给你一颗286
随便摘几句
“扇出较大。为了解决这个问题，就在输入端添加了一个反相器”
“现在大多采用CMOS工艺，几乎不存在静态功耗”

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啥时候给解答呀?

小白，不知道哪个正确。

到底哪一个对啊

求正解！

低电平时电路的阻抗低，噪声造成的电平变化小，也就是说，抗干扰能力更强。
换句话说：低电平有效时干扰把它变成高电平，比高电平有效时干扰把它变成低电平要困难。就是因为低电平阻抗低，所以说低电平有效抗干扰能力强。

我是来学习的