在哪个文件里可以查看到所用工艺库的well tap cell

DesignRule里面有提到

我的design rule文件里介绍完layer和via的design rule后，介绍的bonding pad， seal ring，metal slotting，electric fuse design，没有关于well tap的介绍。我用的上华0.5混合信号的工艺库，是不是不需要呀

这个工艺没做过，有些工艺是不需要
像SMIC 65nm/55nm就需要，在Standard Cell Library Databook中有记载
The standard cell library contains one NWELL/Substrate Tie Cell: FILLTIEHS. This standard cell library does not have well or substrate ties inside the cells. It is required to tie NWell to VDD and substrate to VSS before place-and-route using the FILLTIEHS cells

我这里边没有说，可能不需要，谢谢啊~

学习了！

.18以上都没有tapcell的， 每个cell自身已经tap了，

小编正解！

.18的有些有well tap cell,有些没有,如TSMC .18工艺，7T的库就有well tap cell， 9T、12T的就没有！

小编您好，我用的是SMIC.13工艺库，按您的说法就不需要加入tapcell了吧。

您好，我是新手，Desginrule是工艺厂商提供的嘛? 我在工艺厂商提供的文件里没发现啊。Desginrule是个什么文件啊? 是关于DRC文件的嘛?

问题太多了，表示很累的说，

您好，打扰下哈。我目前正在用65nm工艺进行布局布线。我看了rule file中说了用FILLTIE单元当做tapcell加入，例子是20um 但是我看我65nmstd库中有不同尺寸的FILLTIE单元。我看了下。没有告诉我用什么尺寸的那么这个尺寸是我自己定吗?

看一下cell的版图，看一看well/substract有没有tie到电源/地，没有的话看看filler的版图，里边看一看well/substract有没有tie到电源/地，没有的话就要找tapcell了，里边看一看well/substract有没有tie到电源/地。

谢谢哈。 版图我确实不太懂。我看了下我的FILLTIE4的版图，有NW SN SP VNW都有。 看着像是tapcell 因为没有其它的tapcell了 看SMIC自带的文档说是每隔20um加一个FILLTIE 不过没说尺寸。 版图这方面我还得学习 哎。非常感谢你哈。 如果能截图给你看看就好啦哎。

我的QQ是834515635方便的话可以QQ讨论下哈非常感谢您哦。