微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > congestion 问题

congestion 问题

时间:10-02 整理:3721RD 点击:
在cts 优化后查看congestion,congestion问题不严重,但是发现还是布不通,不知道问题出现在哪?求解答!

几层金属的设计?floorplan啥样?utilization是多少?

说的太融通了 ,根本无法回答

五层金属,3800*4000 利用率在80左右!

因为通常查看congestion没问题,布线是很容易通过的!第一次遇到这样的问题!

用的什么PR工具?5层,80%也不低啊,扩点面积试试
绕完线后是部分绕不出来,还是整体都完蛋?

使用的是icc ,出现问题的地方是局部的,而且出现问题的局部利用率是很低的!在50左右!
扩大面积是可以布通的!

icc的绕线还是挺厉害的,你把出问题的那块区域加partial placement blockage试试,让density再低点,多试几次,应该能解决问题。

pad.................可以尝试,我用的是encounter,不知道在icc中叫啥

问题解决了吗?我也遇到同样问题,可以分享一下吗?


不说ICC看congestion是很不靠谱的,不准吗?我晕

还在实验中,目前怀疑的是,由于我使用的是多场景多模式的流程,所以在模式转换中有可能出现问题。增加面积这个问题是可以解决的!

增加面积不是一个好方法啊,牺牲了面积。还是想想别的办法吧

NDR你怎么设置的?

看看congestion是不是在一个module里面,可能是这个模块的pin太多

set_keepout_margin 试试。既然是局部绕不通,就把那个地方的module里pin比较多的logic cell抓出来加大keepout margin。这样是有针对性的方法。
另外,把setup margin适当地放松一点,对整体绕线也有好处。derate rate降低一点。这样是把routing和timing折中一下。

同意

猜来猜去的,意义不大,你至少要把congestion的报告发出来啊!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top