普通的流水线电路 使用optimize_registers

流水线电路的寄存器之间的组合电路延时过大，导致时序不满足要求
然后使用optimize_registers
可以将组合电路在寄存器之间移动 平分延时
这样STA就过了 但是 formality过不了
不加这个命令
STA过不了但是formality能过
我的理解是：
这个命令对电路的优化信息没有能够保存到svf文件里面
然后formality就通不过
我用set_svf mysvf.svf来指定svf文件 放在DC脚本的最前面
综合完成mysvf.svf确实存在但文件的大小为0
我觉得是没有写成功试过好几次 仍然为0
求高人指教。
该怎么样才能通过形式验证

最后价格svf off

是这样吗?
加在脚本的最后svf off ?
就可以了?

试一试

试过了 命令为set_svf off文件的大小不在为0了但是formality还是过不了
是optimize_registers的优化导致的吧
不知道有什么方法让它过?

很有可能，不使用这个命令试一遍，就清楚了

不用这个命令可以过就是不知道用了之后 怎么才能让formality 过

用了optimize_registers 这个命令， formal 本身就过不了，和svf没有任何关系。

这个相当于优化啊svf可以记录优化信息的吧?

你这个是retiming。DC不会记录的。

你可以看下formality的userguide，这里面关于retiming的处理有比较详细的讲解

在 fm中 设置 set svf_retiming true 试试看

你把svf读到formality里面，写出文本来看看。如果没有retiming的信息，那说明没有记录。 如果记录了，把优化的effort 降低试试。

我使用了optimize_registers这个命令，结果比不用这个命令时序更差，这是为什么呢?

retiming前要设置正确的时钟、IO delay等