关于encounter对指定pin进行连接
还有想问下对于完全手动布局布线的话，有没有什么好的方法建议?
有高手给点意见啊~谢谢
没看懂，是数字部分pr 和模拟的layout相连接么， 还是整个chip APR ?
如果是数字模块和模拟连接， 数字部分可以apr，但是边界你在virtuoso里面的话，肯定是手工连接了，
要edi出马，必须建lef，把整个chip做为top，也有烦的地方，虽然连线是可以自动了，
我是负责数字部分的，上一款芯片的数字部分的布局布线是我和另外一同学在virtuoso里完全用手工布的，只有两层金属线，标准单元也是被我们自己修改过(基本上是poly拉出来作互连线)，虽然只有300个门左右。当时是啥芯片知识都没有，硬着头皮把画出来了但是已经不想再做第二遍这种完完全全体力的活了(当然这之中了解后端相关知识和熟练使用virtuoso那是后话)。现在老板的意思是基本上还是用这种方法做别的芯片，他现在的意思是想让我弄出一种方法就是在encounter里面指定标准单元的pin就能进行连接，以及形成一个相对合理的布局，这样会减轻在virtuoso里面手动划线和布局的任务。就我现在后端的知识以及encounter使用上来说，我是找不出啥好办法，所以在这边发帖询问~
需要写verilog网表的啊，走数字的flow， 不是schematic 的这种模拟方法的
还要产生stdcell lef ，
你说的这些都提供了对着网表把版图画出来，上次就是这么全手工画出来的，工作量实在太大了~布局布线都不知道迭代了几次~我是想问下对于两层金属的手动布线有没有什么好的建议~网上相关资料也比较少~实验室基本上就我一个人在弄这块~也没有师兄可以请教~
就是简单的pr flow啊，读入网表，lef ，
setNanoRouteMode -routeToplayer 2
setPlaceMode -maxroutelayer2
你们老板够抠门的，明明pr可以做 还要手工来，
两层布线安装你上述来的话面积会很大，我上一版是把poly拉出来，相当于多了一层金属，所以面积不会很大。主要是工艺比较大，对一些延迟什么要求很低，基本上不会有啥问题，所以老板就是想着省成本。
我看poly在edi lef里面都是属于masterslice ，还没看过pr里面用poly routing的，
这个也太不pr 化了，
在这边干事都乱七八糟的，上次做这个时候完全没底能不能做成功。主要用的工艺也太大了，基本上也没人这么做，没啥参照。这次老板意思好像也是用两层，我真的很无力
把 poly 按照走线层的方式去定义，然后修改std cell 的lef 文件，添上 poly的区域和出pin的位置。应该就可以pr了。基于的理由是，对edi来说，那些就是图形，你不告诉他，那层是poly，他就不知道。
对于这种的话修改标准单元以及相应的lef文件会不会比较繁琐，上次项目数字部分300左右门，标准单元估计也用到了三四十种，修改起来工作量会不会太大。而且上次项目poly也有部分参与连线。主要对于这种两层布线以及极致的省成本的这种方法不是很理解。
请问是什么工艺， pr需要把库再做下，如11楼所说，是可以的，但是也需要花些时间的
csmc0.5的工艺~我是感觉太麻烦了
小学生一枚，学点东西
I faced same problem.