Cadence中的schematic导出verilog网表的问题

请教各位大，在cadence中的schematic，比如一个nmos和pmos组成的反向门，想导出成晶体管级（用nmos, pmos表示）的verilog网表，在cadence中怎么操作呢?多谢~

无法实现

最近也在解决这个问题
直接export的办法貌似不行，可以间接导出~
在schemetic 下 选simulation中的NC_verilog,在弹出的窗口点generate netlist 。
则在工程目录下生成一个run文件夹，进去之后可找到顶层和各个cell的网表，分别在cdsXX目录的netlist里。
不过导出的网表的连线名字变了，不是schemetic 中的连线名，不过可以通过生成map文件查看名字的映射关系

三楼方法可以，不过用的人少，可能很多问题。

这个简单其实。

简单的话，如何实现的呢?还烦请告知，谢谢！
邮箱：whynoreason@163.com

期待呀

是怎么弄得呀?我也想知道能告诉吗?谢谢

也在学习中，不胜感激！有答案，麻烦给一份308618897@qq.com

请问利用NC_Verilog导出网表时出现如下错误：
“Erroreval： unbound variable — vlogifCurrentTestFixture”
如何解决，请大神赐教！