route问题
时间：10-02
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route_opt后还存在大量在place_opt与clock_opt优化过程中产生的CEL还未连接，并且vedify_lvs没有报出该错误。请问下，是什么原因导致的?
verify_zrt_route呢?
verify_zrt_route后有两种类型的警告：1、 Pin Sn in cell FFSDRHDLX.FRAM does not contain the complete informtion required to honorX-shaped pins in routing .Please
re-run BPV.
2、skipping antenna analy for net**CEL path** .the pin A on cell MUXI2HD1X does not enough gate area information.
另外还发现只好output接的高低电平，优化后都会接上反相器输出端，并且反相器的输入端没接任何CEL。
是verisilicon 哪个节点的库，是有点问题，icc啥版本的
antenna info可以忽略
cell output怎么会接1'b1 , 1'b0 呢， 通过buffer接那也可以的啊，在pr前的网表里面查下
嗯嗯，我也这样觉得，现在重新生成库。在前端提供的网表上看，就是一些OUTPUT就只接高低电平。
问题解决了,是因为.lib中TIEHHD TIELHD 设置了dont_touch dont_use.在Apr中没有remove成功！
通常在connect_tie_cells之前remove dont touch的，