后端几个问题求助
还是只要一种就可以了。
2，普通的buffer ，inverter 和 clk buffer ，inverter相比，有什么好处?似乎面积上没什么差别。
3，filler的填充是否能改善电源和地的纹波，会不会加大其它信号线的噪声，是否越多越好，应该怎么取舍?
4，已知reset信号要早于clk 10ns无效，那么应该怎么约束reset信号线?
5，在rtl代码中，一个delay串中，后面多加了几个dummy的delay cell（出于eco考虑）。
但dc综合时却调用了后面的delay cell，请问有什么方法避免这种情况?
1. 一般分为cworst, cbest, rcworst, rcbest等；
2. 更好的占空比，更强的驱动吧；
3. 改善电源波动应该用DECAP会更好，不是越多越好，漏电比较大；
4. 不清楚
5. 不清楚，是否是DC将其tieh/tiel而调用?
4，直接设置false path就行了
spef问题，请问不同的模式提取的参数的差别是什么?大概基于什么样的
条件和模型提取这些参数。
clk inv 比普通的inv ，delay 时间更改短，上升沿时间和下降沿时间差别也更小，
面积两者差不多。真的不清楚普通的inv的优点是什么。
第4个问题直接设为false path 不太好吧。如过reset 信号线在版图时加入了大量的buffer，
导致和clk的相位关系发生变化。如果两者相位余量本来就很少，有什么办法可以比较好的约束。
1，在数字版图完成后，提取spef信息时，有没有必要提取fast，typical，slow三种信息，
还是只要一种就可以了。Ans: 不同的corner, R和C不同，为了准确分析timing, 是需要去分别提取的。
2，普通的buffer ，inverter 和 clk buffer ，inverter相比，有什么好处?似乎面积上没什么差别。
Ans: buffer逻辑上是缓冲， inverter是反向，第一个区别就是逻辑。 inverter 比 buffer的自由度更高，一个buffer可以由两个inverter组成。用buffer和用inverter对IR drop是有影响的。 clk buffer是针对balanced rise/fall time, balanced rise/fall delay优化的，从而clock tree的duty cycle可以比较好。
3，filler的填充是否能改善电源和地的纹波，会不会加大其它信号线的噪声，是否越多越好，应该怎么取舍?
Ans: filler是dcap? 如果是：一方面是为了满足Well和metal等的连续性，一方面可以作为dummy cap稳定电源，信号从他上面走肯定是有coupling cap的，但是如果你不加filler， 你的信号一般也要从别的cell上面走，还是有cap, 一般情况下多的好，不过多了也有leakage的问题，decap 也是有leakage的。
4，已知reset信号要早于clk 10ns无效，那么应该怎么约束reset信号线?
Ans: 约束成setup 不行么?或者两个信号之间的delay。
5，在rtl代码中，一个delay串中，后面多加了几个dummy的delay cell（出于eco考虑）。
但dc综合时却调用了后面的delay cell，请问有什么方法避免这种情况?
BUHUI,DANSHI
dc综合时set_dont_use DEL*
4、set_max_delay
可以试试