cts 问题

如下图是设计中的时钟树。CLK主时钟，A和B是CLK的generate clock。C又是A的generate clock。那么默认情况下是不是最右边红框里面的寄存器都会balance?如果不想balance C 应该怎么操作呢?

默认是都balance的，你可以把c的ICG输入端设置成exclude pin

今天试了一下把c用create_clock定义，这样好像C 就不会和A，B一起balance 了。

用generate clock定义的隐含意思就是要balance的，用create_clock 是不需要的

已解决！谢谢！