关于ICC导出的verilog网表中RAM和ROM单元module例化端口含\的问题
时间：10-02
整理：3721RD
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关于ICC输出verilog网表中bus name的问题，最终生成的网表中，RAM和ROM单元module的总线端口的例化名上总会被加上\，注意是例化端口，不是net上，如图
我使用的导出verilog的命令是：
change_names -rules verilog -hierarchy
write_verilog -diode_ports -no_physical_only_cells -force_output_references {FILLERC1HDFILLERC2HDFILLERC3HD FILLERC4HDFILLERC6HDFILLERC8HD FILLERC16HDFILLERC32HDFILLERC64H} $OUT_MW_LIB/$DESIGN_NAME.output.pt.v
据我所知，使用change_names -rules verilog -hierarchy能够使net上的总线不含\，但现在的问题是，RAM和ROM单元module的例化端口上出现了\，不知这个问题怎么解决?
由于PT中不认识含\的端口，所以网表无法读入都PT中做STA分析。
下面这个帖子也遇到了这个问题，但是没有解决方法
http://bbs.eetop.cn/thread-357159-1-1.html
我使用的导出verilog的命令是：
change_names -rules verilog -hierarchy
write_verilog -diode_ports -no_physical_only_cells -force_output_references {FILLERC1HDFILLERC2HDFILLERC3HD FILLERC4HDFILLERC6HDFILLERC8HD FILLERC16HDFILLERC32HDFILLERC64H} $OUT_MW_LIB/$DESIGN_NAME.output.pt.v
据我所知，使用change_names -rules verilog -hierarchy能够使net上的总线不含\，但现在的问题是，RAM和ROM单元module的例化端口上出现了\，不知这个问题怎么解决?
由于PT中不认识含\的端口，所以网表无法读入都PT中做STA分析。
下面这个帖子也遇到了这个问题，但是没有解决方法
http://bbs.eetop.cn/thread-357159-1-1.html
按理说 应该都改的，所有的\，你什么版本的icc ?
pr之前有 \ 么?
用的ICC版本是H-2013.03-ICC
DC综合后的mapped.v中是没有\，如图
我知道你的问题了，不是change_names的问题
你write_verilog 没必要split_bus 啊， 看的一位一位的很累，
去掉-split_bus即可