generated clock无clock skew分析的问题

设计中有两个时钟，clk和gclk, 其中gclk通过create_generated_clock设置，再ICC中CTS的时候，发现：1). 使用compile_clock_tree ”clk gclk“的方式没有对gclk进行时钟树处理，且使用report_clock_timing的方式报告clock_skew时，gclk处为，no local clock skew；
2).使用clock_opt -no_clock_route -only_cts进行时钟树初步综合时，应该对二者都进行了时钟树处理，但是gclk依旧为no lock clock skew。
这种情况的原因可能是什么呢?

gclk是clk的分频时钟时， icc缺省是一次性做tree的，因为gclk本身就是clk的一部分，
icc会balance 这2个group的，
你可以report_clock_tree -summary 这里肯定有skew
skew的意义不算太大，只要timing过， 没有highfanout存在，

恩，解释得很完美，谢谢了！