ICC中post-mask(freeze silicon) ECO的实现
闲来无事，自己找事，想用ICC做一下freeze silicon的试验。欢迎大家来讨论指导呀！
P&R时加上SPARE-CELL，最后加上FILLER cells后，从ICC出来一个verilog，然后修改verilog。
想把一个SPARE CELL“转正”；把一个单元的连接关系拿掉。
我是直接把这个SPARE CELL写上了连接关系，把要去掉连接关系的单元从网表中注释掉。
eco_netlist -freeze_silicon -by_verilog_file modi.v
place_freeze_silicon
route_zrt_eco -reroute modified_nets_only
结果显示：SPARE CELL正确连接；拿掉的那个单元名称改为originalName_spare.
疑问：
1，place_freeze_silicon是为了将新的单元和SPARE cell进行替换，那我这种试验的网表是不是没有发挥它的作用呢?
2。拿掉的那个单元的输入端没有接到TIELO单元上，是否需要重新连接呢?还是eco_netlist需要其它的options?
post-mask ECO时，不能拿掉已经存在的cell
不是已经实现了新cell和spare cell的替换了吗? 原来的spare cell变成了有逻辑连接的cell，而原来有逻辑连接的cell变成了sparecell。不知小编什么意思?
个人意见：输入pin不能悬空，需要重新连接到tieoff cell
其实就是想模拟一下这种ECO的过程
只是不太清楚如何修改verilog才是正确的
eco_netlist是拿掉的单元自动变成了spare cell
1.真没搞明白place_freeze_silicon的意图是什么，不是在做freeze ECO时不能动布局了吗?
2.已提前加入了一些spare cell,比如5个INV1X吧，那做freeze ECO时需要我明确地在网表中写明要把哪个INV1X连进去吗?
有没有办法让工具在5个之中自动选择一个最合适的连进去呢?
请老大指教，谢谢！
1. eco_netlist -freeze_silicon的时候，只是对照修改网表，将多余的单元当作spare cell，将需要的spare cell，转正，并确认连接关系。但工具并没有真的去替换的行动。place_freeze_silicon才是真的干活了，它会告诉有多少个eco cells， 多少个 succeed，多少个failed。
2. 它会自己就近选择的。
以上是个人理解，仅供参考。
你可以弄个东西试试。
我跟1楼做的试验差不多：
P&R时加上SPARE-CELL并将输入结地，DFM后从ICC出来一个verilog，然后修改verilog,
把一个SPARE CELL“转正”；把一个单元的连接关系拿掉。
我也是直接把这个SPARE CELL写上了连接关系，把要去掉连接关系的单元输入写为了1b'0
但route_zrt_eco后我发现这个SPARE CELL确实被转正了，但它的输入没有断开与地的连接；
要拿掉的单元仍然挂在该节点上，并且没有将输入接地！
这是怎么回事呀?难道route_zrt_eco之前需要手动将这个SPARE CELL的is_spare_cell属性设为false,
将要拿掉的单元的is_spare_cell属性设为true吗?
另外，这样通过手动改verilog再读入的方式只能按我们的意愿固定地将某个spare cell转正。
不是说可以让工具在众多spare cell中自动应用一个最合适的吗，应该怎么做呀?
请指教，谢谢。
工具自动改属性，，，
你确认下过程中没有fail，或error，warning?
从而确认网表没有问题
route_zrt_eco中的zrt什么意思啊?
Zroute的意思。是synopsys的一种绕线技术。
对应的EDI中是nanoroute
谢谢damonzhao小编啊我还有个未解决的帖子想请小编帮助分析一下帖子名字叫“第一次用ICC，Fanout太大导致了Transition Violation的问题”
zroute后右下角的cell如何处理?
zrt = zroute.
保存下来，等养肥
做ECO的时候，需要有特定的用于ECO流程的单元吗?还是也是用一般库里面的buff等?
看不同的工艺不一样，有的的确提供了用于ECO的专用单元，有的只是用自己指定的spare单元
恩恩，再请问一下1、 icc出verilog，是直接write_verilog出来的网表就行了吗?修改完后在用eco_netlist导进去?是这样的吗?
2、 就是还不是特别明白pre-mask ECO和post-mask ECO，不是都是在导出gds之前做修改的吗?
3、 一般是不是在布线之后开始做ECO，还是其实每一个阶段都可以做?
1、 icc出verilog，是直接write_verilog出来的网表就行了吗?修改完后在用eco_netlist导进去?是这样的吗?
如果是post-mask的话，就是你说的这样子流程，UG上好像有说
2、 就是还不是特别明白pre-mask ECO和post-mask ECO，不是都是在导出gds之前做修改的吗?
mask的意思就是foundry是否已经加工过。pre-mask就是还没开始加工，这样好办，允许大范围修改，不会影响太大。post-mask就是mask已经完成或者说芯片已经加工完，这时候的修改需要考虑成本因素，修改尽可能少的layer。
3、 一般是不是在布线之后开始做ECO，还是其实每一个阶段都可以做?
ECO什么时候做都可以，当然无非就是个名字，你也可以叫它调整。布线之后做就是参考的东西相对比较精准，调整比较小。当然涉及到前端代码修改比较大的话，重新从头做比ECO好多了
恩恩，嘿嘿，了解，谢谢，昨天看了SG，迷迷糊糊的，看来要用pre-mask做。
嗯，要在tapeout前把所有的可能ECO的地方都干掉，不要等片子出来了再着急。以防万一也要加spare cell备用。
小编你好！ 我现在的工艺是用GDCAP作为spare cell，我现在用ICC遇到问题：
eco_netlist -bv_verilog xxx.v -freeze_silicon
set_attr[get_flat_cells -filter ref_name=~GDCAP*BPW] is_fixed 1
place_freeze_silicon
现在是不能 place 这些eco cell。我的理解是place_freeze_silicon，只能去替换spare cell（如之前插入的buffer） 而不能替换GDCAP* 。不知道对吗?
The freeze silicon ECO flow requires you to add and place spare cells in anticipation ofpossible ECO needs. Then you create your ECO changes and add them to your design with
the eco_netlist command. You can do this by using a Verilog netlist or Tcl commands.
After each call of the eco_netlist command, run the place_freeze_silicon or
map_freeze_silicon command (freeze ECO flow only) in order to:
• Swap the deleted cell out of the design
• Map the newly added cells to spare cells
• Delete unused spare cells from the Milkyway database
• Restore the cell count to a consistent state
Good,好樣的
小型的eco 最好不要用工具自动的eco_netlist/place_freeze_silicon这些命令，
不如自己手动替换几个cell 来的稳妥， 工具的改动比较大，
学习了！
我是直接把这个SPARE CELL写上了连接关系
如果是工具自己选择spare cell的话，那么咱们修改网表时，为什么还要指定某个 spare cell 呢?
貌似不需要将增加的std cell指定到具体的哪个spare cell,你增加的std cell如果在spare cell中有,tool会自动就近找到spare cell中的对应的cell进行插入.
set_attribute -class cell [get_cells "SPARE_MODULE0/*"] is_spare_cell true
place_freeze_silicon
只要在eco的netlist把新的cell写进去就好，tool自动从spare cell中拿.