有关write_verilog时，port名和net名的问题
时间：10-02
整理：3721RD
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如图所示，Port和其所连接的net名字不一致，写出的verilog网表里线名叫ubus_ti_data_wr_o[20],而在写出的spef网表里线名却叫ubus_ti_data_wr_int[20],这就导致在做STA时报错，请问有什么办法可以让线名可以一致吗?比如，wrirte_verilog出的网表了线名也叫ubus_ti_data_wr_int[20]?欢迎大家来讨论，谢谢！
要先change_names 吧， write_verilog之前
change_names -rule verilog -hier
谢谢小编，我试下哈！
，问题已解决，谢谢小编哈！
谢谢分享