ICC 中 write_verilog问题
时间：10-02
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怎样用write_verilog只写出top下的子design的netlist verilog?求高手指点！
自己顶起来
write_verilog -top_only
top—only正解啊，我就是这么写
icc 没这个功能， link完了以后 就只能写出top 为top的 网表了，
top only，就只能写top层的，我想要的的底层其他module的。
请问，那用什么工具可以得到，在这里先谢过了
encounter 可以，
saveNetlist -module modulename
你可以先write_verilog -macro_definition ，然后去把输出的top删掉就只剩下module的了