请教Tetramax测试向量生成问题
module digtop（top_A，top_B，top_C，internal_A，internal_B，internal_C），其中top_A，top_B，top_C是输出到顶层的port，ATE时可以直接加测试激励，而internal_A，internal_B，internal_C是输出到内部其它模拟电路的pin，在ATE是并不会加测试激励。为了提高测试覆盖率，已经在DFT时对internal_A，internal_B，internal_C处添加了test point。
希望Tetramax只针对top_A，top_B，top_C产生测试向量，请问有什么命令可以实现吗?我现在采用的是在门级网表中，手动将top层的pin：internal_A，internal_B，internal_C删除，但是不确定这样是否可靠。多谢啦
可以用add_pi_constraints
多谢回复，我找到了命令：
DRC> add pi constraints X internal_pi
DRC> add po masks internal_po
实验了一下，发现生成的test pattern里输入pi_A被设置为X，输出po_B也始终为X。但是write_pattern时，激励序列里还是有internal_A和internal_B，在生成的wgl文件中也存在，值都为X。这样在ATE测试时，能准确给每个顶层top_port加激励吗，也就是说，带有internal_A和internal_B的激励序列会不会影响给top_A，top_B，top_C加激励向量?
本人新手，还没用过ATE，希望大神能给普及下知识，多谢啦
自己顶一下，求大神帮助
仿真又看了看好像本来就不会对internal A B C加激励吧只会对你设置的scan in的port加激励
这样的设计是不是应该在test mode下，信号internal_A,internal_B,internal_C再次通过input绕进core里面?
唔又看了下在scan enable=0的时候还是对internal A B C加了激励。
那这样的话是不是输出也得考虑一下?如果有不连接到外部的输出的话
恩，是这样的
恩，输出也做了类似的处理，对不连接到外部的输出port也添加了test point
你弄好了么?我最后在spf文件里把internal ABC给删掉了，在仿真就不会对这几个信号加激励了。可是依旧不太明白设constraint x是干嘛用的……
我也是在自己摸索。目前我是对不连接到外部的信号做如下处理：
DRC> add pi constraints X internal_pi
DRC> add po masks internal_po
这样生成的仿真文件里，internal_pi的赋值是X，应该就是verilog语言的X，即不care它为0还是为1，我感觉这种处理也符合internal_A/B/C的实际情况。
我用的是改spf文件的方法，仿真的时候赋值是Z，但是改起来特别麻烦。感觉你这个方法好使一点儿……多谢啦