ICC 兩module 中的CLK問題
时间：10-02
整理：3721RD
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請問一下我有ANALOG 和DIGITAL 兩個module,CLK要從ANALOG傳到DIGITAL,在長Tree 時都無法用clock_opt
長而只能用GUI中的Optimization 去長,長完後再看clock tree
結果是看不到level和route 線,但clock report 有結果.以下是
我設定的SDC,有問題嗎?
會和CLK只是兩module 間的連線而無法給CLK 起始點嗎?(log
有show Error: Clock tree initialization failed (CTS-847)
create_clock [get_pins U_ANA/CLK] -period 10-waveform {0 5}-name clk
#create_clock [get_ports CLK]-name clk-period 100-waveform {0 50}
set_clock_uncertainty 0.2[get_clocks clk]
set_clock_uncertainty -setup 0.3[get_clocks clk]
set_clock_uncertainty -hold 0.2[get_clocks clk]
長而只能用GUI中的Optimization 去長,長完後再看clock tree
結果是看不到level和route 線,但clock report 有結果.以下是
我設定的SDC,有問題嗎?
會和CLK只是兩module 間的連線而無法給CLK 起始點嗎?(log
有show Error: Clock tree initialization failed (CTS-847)
create_clock [get_pins U_ANA/CLK] -period 10-waveform {0 5}-name clk
#create_clock [get_ports CLK]-name clk-period 100-waveform {0 50}
set_clock_uncertainty 0.2[get_clocks clk]
set_clock_uncertainty -setup 0.3[get_clocks clk]
set_clock_uncertainty -hold 0.2[get_clocks clk]
感觉cts压根没做，
你现在verilog是怎样的，包含analog和digital 2块么，
按理说 clock_opt 都是可以用的，
logfile error的地方再贴下，