关于时钟period的设置
时间：10-02
整理：3721RD
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一直有个疑惑，假如我芯片生产出来想在50M频率下工作，那我在做DC的时候clk period的设置是应该设置为20呢，还是要比20小呢?要是设置的比20小的话，setup是可以满足了，但是到了icc阶段应该会影响到hold吧，还有对于clk应该是留了uncertainty margin了的。
自己去试，积累经验。
通常ss corner下的频率和实测频率接近就行，因为实测频率通常是常温下测试的，比ss下好，
也就是ss下做悲观些，到时候typical下会run的更好的意思
也就是说我把period设置成20的话，一般流片出来后可以跑到比50M更高点的速度对吧?