DC 综合编译不过，vcs没有任何问题

各位大神，
我再设计中采用了paremeter [7:0] TEMP[7:0]={.....};定义，然后将该参数传递到子模块中，在vcs时仿真结果正确，编译没有warning。但是我在做DC时，却提示我错误，verilog语言不支持该结构。现在很是困惑，不知道该如何解决?请各位大神赐教哈~谢谢！

应该是不可综合把?你设置Paremeter为啥不直接这样Paremeter TEMP=。?

因为我后面的模块调用是采用generate for loop结构，参数传递也可以实现，如果采用parameter TEMP = ；那样我需要定义很多parameter，模块实例化时也很繁琐。一筹莫展啊…………，静待大神帮忙啊！