dc综合时为什么要编译两次

compile -boundary -map_effort high -no_design_rule
compile -boundary -map_effort high -incremental -gate_clk -scan

得到更好的结果

第二次编译是在第一次的结果上继续优化和映射的么?

第一次compile是把RTL design综合成网表
第二次compile是门级网表的优化 做了gate level clock gating
还有第一次compile没有考虑design rule optimization 虽然我也不知道这个DRC是怎么产生的 貌似DC会根据你的driving cell input/output delay加一些constraints出来

第二次进行一些优化