关于CTS是的balance的问题

大家好，我现在有如下问题，请教大家：
设clk为主时钟，由create_clock命令设置，gen_clk是由clk分频后的时钟，由create_generated_clock命令设置，假如这两个时钟之间有时序路径，如果我们现在将这两个时钟间的路径都设置为false_path的话，那么，在cts综合主时钟clk时，gen_clk的时钟网络是否会与主时钟clk的时钟网络balance呢?
谢谢大家啊！

应该不balance

有时序路径的话，不能set_false_path