请教各位,如何將几个module做的一样.

有下面4個module.
BLK1 CC_BLK1 (.A1(a1));
BLK2 CC_BLK2 (.A1(a2));
BLK3 CC_BLK3 (.A1(a3));
BLK4 CC_BLK4 (.A1(a4));
BLK1,BLK2,BLK3,BLK4的线路是一样的,designer要求将BLK1,BLK2,BLK3.BLK4做成一样的,連線都要一樣.
我之前是手工改了verilog,将BLK2,BLK3,BLK4都改成了BLK1,然后save Paritition做.
但是designer要求不能修改verilog.那要怎么才能将BLK1,BLK2,BLK3.BLK4做成一样的?
我用的工具是EDI13.2.

ecoChangeCell啊， 改master name不就好了，

谢谢小编回复,我有个疑问,ecoChangeCell可以对module操作吗?这个命令不是只对instance操作吗?

我以为你是hard macro，

不好意思,是我没有讲清楚.BLK1,BLK2,BLK3,BLK4不是hard macro.它们都是有自己的sub module.
我将verilog修改为:
BLK1 CC_BLK1 (.A1(a1));
BLK1 CC_BLK2 (.A1(a2));
BLK1 CC_BLK3 (.A1(a3));
BLK1 CC_BLK4 (.A1(a4));
用formality跟原始netlist比较过,是match的.所以这四个线路是一样的.
但是现在Designer不让修改verilog.所以我不知道要怎么做了.请小编不吝赐教.谢谢.