后端面试--每日一题（048）

Does a standard cell leakage power depend on its input patten?
标准单元的leakage功耗与其输入端的状态有关吗?
难度：2
因为要离开几天，把后几个问题一起发了

有，这就是为什么一般输入不能悬空的原因

除去这种违例，输入为正常的0/1是否对leakage power有影响?

有影响的。根据衬底偏置效应，阈值电压与Vbs有关。对于nmos来说，一般B级电平固定接地。s级电平越高，阈值电压越小。相应漏电流越大。

很多关于leakage power的问题都不会阿！

我觉得肯定是有，但是似乎应该是跟翻转频率有关，而不是单纯的输入输出状态

翻转率神马的是影响internal power的，其单位是uW/MHz
leakage power，根据我观察TSMC的文档说明中，貌似是个常数...

4楼正确
其实这个问题，去看下做得比较好的lib文件就可以知道

有关系，跟输入的transition有关的，transition越大，漏流功耗也越大的

四楼好像没有正面回答这个问题吧。
输入在gate上，std cell的source跟bulk肯定是接在一起的啊，
所以不存在什么body effect问题。

这个问题涉及到影响泄漏电流的因素。输入电平影响不同的栅极，进而影响相应的栅极漏电流，从而影响leakage power，也就是静态功耗。还有一个因素，就是亚阈值漏电流，由少数载流子扩散引起的。
一般特征尺寸越小，泄露功耗影响就越明显。

兄台transition大，为何泄漏电流大?
应该是transition大，PMOS和NMOS同时导通几率越大，短路电流出现的机会就越大，然后其短路功耗就越大吧，并且短路功耗属于动态功耗而非静态功耗吧

请问下你说的B是栅极S是源极吗?
如果B固定，s越高，那么Vbs应该越小啊，那么相应的漏极电流应该越小才对?

我也觉得，应该是s加压后，阈值变大，漏电流变小了

小编说的是讲cmos 输入固定的1 和固定的0时，漏电流是否一样，和频率和transition 无关，是静态状态。
我觉得输入为高电平的时候漏电小

除4#说的情况外，是不是还有另一种情况。就是PMOS和NMOS的leakage是不一样的，比如简单的反相器，输入为1时， PMOS漏电，反之NMOS漏电。

有关，应该是不同的输入状态导通的管子不同，所以泄露通道就不同，所以leakage power 不同吧?

leakage对pmos影响大：VBS
VGS=0也有pA电流

根据衬底效应，应该是VSB越大，阈值电压越大吧?

学习了。

小编 我觉得16楼说的正确；这是我从lib中拿出来的一个反相器：
cell(HDR_IN_1) {
area :0.840000 ;
cell_footprint : IHCF_HDR_IN ;
leakage_power() {
related_pg_pin : "VDD" ;
when : "！I" ;
value : "4.8471e-05" ;
}
leakage_power() {
related_pg_pin : "VDD" ;
when : "I" ;
value : "4.7672e-05" ;
}
可以看出当输入为0的时候漏电流比输入为1的时候漏电流大，这是因为：
泄漏电流分为四大部分，而其中主要的是亚阈值漏电流，而亚阈值电流是与迁移率成正比的，所以，在输入0的时候NMOS管的亚阈值电流比输入为1的时候PMOS管的亚阈值漏电流大，即导致leakage_power在输入0时比输入1时候大