如何写出place和route之后的信息？

求指教啊！

没有这种吧

额。是吗?那如果前端代码有微小变动，如何进行ECO?谢谢！

把你原来的设计直接读进来，然后把你需要改动的地方进行改动。
说是这么说，但是做起来就有点复杂了。
每个公司有自己的ECO流程吧，可能方法会不一样。
你参考一下这个吧：http://bbs.eetop.cn/viewthread.php?tid=312053&highlight=eco

或者如果时间充足，那么就重新跑流程呗，因为你的所有脚本设置都是齐全的，重新跑一遍。

不就用 "write_verilog" 寫出 verilog netlist, 請 design 依照此 netlist 更改他要的電路阿.
再用 "eco_netlist" 把 design 改好的 verilog netlist 放入 ICC.

好的，谢谢！

知道了，谢谢！