DC的策略
时间：10-02
整理：3721RD
点击：
兄弟在做个项目，有2个时钟输入clk1,clk2，clk1和clk2的频率相差4倍，想问问大神，在dc综合时，这样clk1和clk2的input delay设置多少比较好?
我分别对两个clk进行了延时设置，但由于延时的绝对值不同，造成两个clk之间交叉检查时，报出来的slack超过了频率高的clk1的几倍。
各设各的就行 ，
set_input_delay -clock clk1 -add
set_input_delay -clock clk2 -add
我也是这么设置的，但两个clock之间会报告violation，主要是由于delay长的一个clock引起的。比如clk1的周期是4ns，clk2的周期是16ns，考虑边界条件，clk1的input delay设置为2.3ns，clk2的input delay设置为13.2
ns，从clk2到clk1的path就会因为13.2ns的delay引起path violation，slack超过14ns，但实际path长也就是1ns左右。
这种情况怎么样处理比较好呢?谢谢！
DC中先设置clk latency，到PR做CTS时去平衡。
我遇到的问题是在两个频率相差几倍的同步clock之间检查时，发生超过较快的clk几倍周期slack的情况。想知道怎么设置constraits比较合理?用了icfbicfb老大的方法，但这个violation还是存在。
检查时钟域的多周期路径.set_multicycle_path
最好把你的约束和时序报告帖出来，比较好分析。文字描述不如看报告直接。
最终是各设各的，并使用false path。