加decoup capacitance策略

从大到小，尽量多加，最好在route之前加，否则不可能加太多，
addFiller-cell { DCAP64 DCAP32 DCAP16..} 这样规律下来的，

Std cell的作用是什么啊?加decouple capacitor不需要Power analysis吗?

尽量多加吧，也不是你想全加 就能都加的，要不然还要普通filler干啥?
power分析这个 主要是针对high power consumption 或者high switching activity的地方，要多加decap，
理论上是正确的， 没用过这个，就是考虑动态电压降的

这个是后端的吧

decap cell多数还是在power strape下面和CLK buffer旁边加的吧，目的icfb小编已经说啦。不过我觉得多加未必是好事，毕竟也是cap啊，会对timing有影响吧。

怎么会影响到timing了?

应该没啥影响， 足够的decap 有利于消除芯片的动态电压降波动造成的不利影响，
维持电源的完整性，
是的，clkbuffer 旁边是应该多加， 40nm的CLK cell都自带decap了（tsmc的一种ck buffer） ，
decap加多了 也会增加leakage power的，因为他就是一个mos管电容，
而且是常开状态，有泄漏的

有一点是肯定的，会影响静态功耗，毕竟有漏电流在那里。

1.加decap是为了保证足够的current density，这个跟需要足够的stripe是一个道理。2.decap一般是drain-source tied mos 来做一个cap，一般漏电流就是gate tunneling, 你们说会很大么?我不认为这个漏电流会有太大的负面影响，总比没有decap时的vdd droop好。

1. 漏电流：我想decouple cap的漏电流影响还没有到考虑的层级，这个漏电流我认为主要是Igate。0.18um以上基本不考虑，往下走的工艺我没用过（我做模拟的），但是可以想象，无论你怎么加decouple cap，都比你的基本门要少很多吧。还是先考虑尽量减少那些门吧。
2. 加的规则：一般在翻转率越大的地方、buffer电流要求越大的地方就近加时最好的，我想软件主要是分析的这个层级。看电路的活动性来加，会分析每一个点的vdd drop，然后加上decouple cap来降低drop，以满足你在软件中设置的规则（模拟的人，对数字后端术语描述不准确，勿怪）。
3. 我自己认为加的越多越好。但是我曾经做个粗略的有限研究（没办法，小公司，做产品为主，基础研究没有机会沉淀下去），看过一些paper，让我更迷糊，有paper说，bonding wire的寄生电感与这个内部decouple电容回形成一个LC回路。可能在内部电源上产生ring，这个理论上也是合理的，当然，由于线路也有电阻阻尼的存在，不用担心振荡，但考虑到ring的影响，加多加少理论上应该有一定讲究，不过我想Encounter这些软件很可能没有考虑这方面的因素。
4. 曾经有一个朋友在我的问题中回复我说有一定规则，我发信请教详细一些的规则，没有得到回应。希望有更多的朋友来讨论这个问题。这些东西确实是一些比较底层的研究，需要大家一起努力。
5. 我的经验：我现在是尽量要求多加的，还没有出过问题。工艺都是0.18um以上。0.18um以下没有经验。期待达人增加。