DC/FM hierarchical flow issue

小弟有个比较大的design A, 包含一些timing较差，规模较大的sub-block B,C,D. 因为timing 较差，所以B,C,D都单独拿出来先综合，在综合A的时候，再将B,C,D的ddc文件读回去，另外由于考虑B,C,D的AC timing，所以综合A的时候没有dont_touch B,C,D 。这样就会有四个svf文件, 那么最后在formality 验证A的时候，我应该给那些svf， 是单独给A的svf,还是全部的svf?

另外，Reference该怎么给，是给所有的RTL还是A top level的RTL + B, C, D 的netlist?