Astro"connect ports to P/G"问题
小弟最近在学astro,现遇到一个问题一直都没找到答案，恳请各位高手赐教。
就是在用connect ports to P/G建立电源地的逻辑连接时，主窗口会提示“connect 0 ports to net(VDD) through pattern VDD”和"connect 0 ports to the child nets",以至于在后面通过PreRoute=>Standard Cells建立标准单元和电源地的物理连接时毫无反应。
这两步的设置都是按资料说明去设的，不可能有问题呀。不知是哪儿出了问题，请帮忙分析一下，谢谢！
觉得问题应该在这里，在你Verilog In的这一步，应该加上Global Net Name VDD VSS，不妨检查一下有没有做这一步。
1、请确认你再verilog in的时候定义的Net name for 1'b1 VDD
2、确认你的std cell中的power 的名称叫 VDD，是否在connect p/g 时候填入 Port Pattern中填对了
差不多就这两种情况
我也遇到此类问题我已经加上 Global Net Name VDD VSS 这一步了
结果还是报connected 0 ports to the child nets
求各位指点 谢谢
最近换了工作，新公司没人做数字layout 只有自己硬着头皮弄
以前也接触过astro 但具体流程和需要的库文件 以前的公司都是现成的安装文档流程自己只是初步跑了下astro 确认下没有时序问题再交给后端人员走详细的layout
所以现在自己真正的要layout出来流片遇到的麻烦事情很多
1、库的问题
找了下TSMC018 的后端库文件，milkyway 里面却是有CElFRAMLM 等文件夹还有个.tf文件，这不是这些库文件就够了，网上查了半天说这些文件就包括了std cellIO PAD 和宏单元定义，但流程中包括PAD FILLER 这一步，在CEL文件夹里面找到有FILL1：1但我把该文件加进去了 说打不开该文件
2、网表文件打散问题
我DC综合输出的网表 是层次化的，说是要用netlist_in>expansion来打散但我安装操作做了，报告说expansion fail
3、电源地问题
我也安装规范将电源地 设置了 Global Net Name VDD VSS步骤当执行connect posts to p/g时 报告说“connect 74 ports to ** through VDD,connect 0 ports to the child nets”
child nets 是设计内部信号吗为什么没连接上
以上的错误报告 导致astro 无法进一步的走下去求高人指点啊
流片时间在即谢谢各位不辞令教！
赶紧学icc，edi吧，astro没多少人记得怎么用了，都
什么库，和库有关，不一定全是VDD和VSS