Clock Gating Checks--Setup/Hold

菜鸟求教一个小问题：为什么要求Gating signal(UAND0/A) 在Clock signal（UAND0/B）CLKB的5ns下降沿以后到来，否则会有Clock gating hold check的violation? 还望各位大侠赐教。

logic

Think about what will happen when the enable signal switches when clock is high

所以通常会在 AND gate 前面加个低有效的 latch

Agree, 但是如果就按LZ的圖， 如果他和enable 在clk =1 的時候變， gated clk 會出現glitch

用icg 得了，不用考虑的这么细，

刚开始看这方面的资料，首先回到一个初始问题，Clock gating check 的目的是什么?如果不去gate Clock节省动态功耗，那么就让与门变成“透明”逻辑，让Clock signal保持原来的频率和相位通过该与门?如果是这样的话，那么gating signal应该一直保持高电平就是了；在需要gate Clock的时候再变成低电平就是了。