后防。窄脉冲经过一个与门输出一直为低。
时间：10-02
整理：3721RD
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一个窄脉冲，经过一个与门（clock-gate cell）后，输出一直为低。在sdf中这个与门的延时比较大。（因为要驱动好几个register。）
有什么办法呢?
加sdf，后仿真。
有什么办法呢?
加sdf，后仿真。
顶！
增大与门的驱动，增大窄脉冲宽度
减少与门的路径延迟差,最好是信号延对其,这样窄脉冲有可能过去,窄脉冲不能少于与门的最小死区时间,最有效的方法是扩大信号的宽度.