关于HOLD违例的讨论

各位大侠们，今天我在做做一个设计的综合和APR的时候，遇到了hold违例的问题，想和大家请教一下，我的APR用EDI 8.1版本

以上两幅图是我在EDI中route完之后进行OPT时候的结果，我想知道怎么查看到底是哪条路径存在hold违例，怎么修改hold违例呢，因为我已经让软件自动OPT hold了，但是于事无补
手动插入buffer是用interactive ECO吗，但是我不知道到底怎么操作，怎样选中那条存在hold违例的路径进行手动修复
还有其他的修复方法吗，请大家讨论一下呗
另外，我的设计中如果存在直接级联的寄存器链，中间并不存在任何逻辑，然后我把我的时钟的uncertainty设置的大一些（大于寄存器的hold时间），那么是不是会一定存在hold违例呢?
最后设计中只有一个时钟源，然后这个时钟源经过一个反相器接到最后一级register，其他register都是用的时钟上升沿，最后一个也是上升沿，但是相对于时钟源来说是采用下降沿了，对于经过反向了的时钟，是不是需要在综合的时候进行create_generated_clock呢，这个情况怎么分析呢，
请原谅我的问题太罗嗦太多，不过没办法，这里只有我一个人在搞这个工作，没人商量，只能在EETOP求助，希望大家出手相救啊，感激涕零

hold 少量的问题，插buffer修掉就好了，比你没时间想为什么快得多，