dc icc中如何dynamic break timing loop
时间：10-02
整理：3721RD
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在PT中可以设置dynamic break timing loop，不知道在DC和ICC中是否也有这样的功能，查了下UG都没有找到?如果没有的话那怎么可以实现跟PT类似的功能呢?
整理了一下电路，大概就是像下面所示的结构，已知实际电路中A B C肯定是不会同时为1的，电路实际是不会有loop了，现在就是想让DC和ICC知道这个情况，不知道要怎么设置?
set_disable_timing
简单的set_disable_timing不可以吧，因为这里面的每条路径（除了loop）其实都可能是valid path，断掉其中任意一个都会影响到实际路径的分析
multi-mode + set_disable_timing / multi-mode + set_case_analysis
LZ,你好。请问你的问题解决了没有?
你的这个 A,B,C三个信号最后都是怎么设置的啊?
最后改前端设计了