Calibre做LVS时生成spice的问题
LVS的结果显示layout比source少2个port
查看由layout生成的spice文件发现，模拟模块的的SUBCKT中的port少了两个，但在ICC中可以找到缺少了2个port
求指教！
你那两个PORT的TEXT有没有?
你可以把lvs.rep.ext 和lvs.rep 给我，帮你看看
检查过了，所有port都有text
工作区用的是内网，没法传出来。郁闷。
少打了2 个text啊， 或者 source text多了
有*.connect 这种关系么
检查过了text都打了，没有少，就是说我打了text但是layout生成的spice里面没有
*.connect具体怎么讲?是不是说这样连会导致短路?
是打在那一层的metal上么，否则是没有连接关系的
Calibre 里面ATTACHE TEXT LAYER 是把 TEXT 打在METAL上面。
*.connect 是用来连接两个不同名字的TEXT
理解有错误还请指出，呵呵。
你少的这两个PORT是TOP上面的? 还是analog 模块做为被调用的时候的端口。
建议你先在lvs.rep.ext ，grep 一下这两个port看看是不是有REJECT掉的信息?
Thanks Guys....
少的两个端口是analog模块直接连接到TOP的IO上的
看了一下lvs.rep.ext, 说少的那两个端口和另外一个端口的text短路了。
analog是别人做的，据他们说analog的LVS都没问题的。 我在layout的过程中也没有再给这两个端口打label，只是在IO上打了label，
找不出原因是出在哪里?到底是analog内部还是layout的过程中?
学习学习！
如果是其他都过了，就是port多2个，那就好查了，应该问题不大，
首先，你先单独检查一下analog里面的这两PORT，他们俩是不是SHORT在一起的?（我觉得应该没有short）
如果它们不SHORT在一起，你又说你是直接把他们连接到IO上面的，那么肯定是你在top上面SHORT了，
查看你生成的lvs.rep.shorts文件，用RVE调用DRC结果的方法，HIGHLIGHT，然后DEBUG一下short
问题已解决
经多方查证，发现模拟设计人员作了特殊的设计，把部分rule改了；用修改之后的rule，一切OK
再次感谢各位的支持和帮助
source里面为什么会有text?这个概念不是在layout里面才有吗?