dc综合时 bottom-up方式，顶层约束文件怎么写啊

同问，有人说一下吗，还有子模块中作为端口约束过input output delay的，但在顶层模块中是内部互联，此时还需要关心他们的延迟吗?

dont_touch or timing_model?

约束还是那些约束，把底层的ddc读进来不就可以了?

底层的不用管了吧，顶层还要有input output delay

请问各模块综合和，对顶层综合，用的是dont touch，然后link，然后综合， 顶层综合出来的网表发现是一个.v里有module top， module A， module B,感觉是把A，B 综合出来网表，拷到top文件里了。请问是正常的吗，不应该是拼在一起打散的吗