formality 在设置顶层的时候出错

formality 在设置imp的顶层的时候出错。我用的脚本如下：
set design_name my_design
read_verilog -container r -libname WORK rtl_file_list
read_db target_link_library_list
set_top r:/WORK/$design_name
read_verilog -container i -libname WORK gate_file_list
read_db target_link_library_list
set_top i:/WORK/$design_name

在刚开始设置ref的顶层的时候出错，后来把db也添加进去，就可以了。现在在imp的是时候又出错了，两次添加的db文件是一样的，都是在DC的setup文件中导进去的db，请问是不是那个步奏出错了?

请问在formality哪里能看到更加详细的错误信息。

这是由于在DC综合的时候出现unsolved的警告，没有及时处理。
原因是：在DC读入网表的时候使用read_verilog,现在改用analyze + elaborate读入设计，解决unsolved的警告，formality里面的错误也解决了。

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