请教一下有关IP的相关知识与运用——论坛里少有人谈论IP，特此讨论
前端部分给出了：
1、用于synopsys DC设计用的.lib和.db文件，（问题：此文件是用于SOC设计中把IP当作SC来使用一起跟CPU那部分做综合是吧?）
2、用于仿真的仿真模型verilog文件.v文件，（问题：此文件是需要将其例化进SOC设计的顶层代码中是吧?但是有关测试文件需要自己来编写吧?）
后端部分给出了：
1、gds_phantom：这里面给出了一个后缀是.gds.fram的文件，（问题：这个文件以前没有接触过，通过查阅知道工艺商给出的解释是“GDSII phantom view”，这里我想知道这个文件能导入到virtuoso中去吗?能否查看到部分层次，应该不会黑盒吧?）
2、lef：用于SOC Encounter设计的lef文件不用多说
3、milkyway：用于ICC设计的相关数据，也不用多说
4、最后是一个简单的网表文件，用于LVS验证的
最后对大家的关注，表示感谢，希望能有朋友讨论一下以上问题，谢谢~
gds_phantom是给icc用的，缩减了LEF信息，仅保留跟APR有关的顶层信息。
那我想问一下，是否可以导入到virtuoso中去呢?
要看导入virtuoso是什么目的了。如果是为了merge后做drc lvs，这个fram的信息不够全。
想导入virtuoso中看IO口位置，然后在外面对应的绑PAD
看pad位置啊? 为什么不导入icc看呢?
不是我就想确认在virtuoso中能不能看呢,其实ICC看我知道应该没问题
如果没有完整的gds，在tapeout的时候要到foundry去做ip merge
对啊,现在这个gds,只是部分的金属层显示,一般说来这样的IP的gds我们在设计中都是如何处理的呢,给新手一个参考
不知道你想处理什么。这个IP提供的信息很完整啦。有lib，有lef，做PR是没问题啦。就当作是黑盒子。O(∩_∩)O~
IP附带的GDS，只是给你看看，做参考的。如果发现gds的信息和LEF中的信息不一致，就需要找工艺商咨询，以哪个为准啦。我遇到的情况是以LEF为准。
就是看看对应的IO口，到时候准备在外围邦PAD
对啊，这个如何从GDS和LEF文件来对比呢?就是两个文件如何对比查看发现问题，这个也是我后面想问的，当获取了这些文件如何去发现存在的小问题呢
前端部分：
1. db和lib 库 是在综合时使用，这没有错。其中lib是文本格式，db是design compiler使用的格式。此库中包括时序信息，以及各个PIN的DRC 约束规则，如max_transition,max_capitance,max_load等等。此库在综合时作为link_library，这样在综合时，DC就能根据这个时序库来综合与之有连接关系的其他module。同时在APR是，不管是encounter 还是icc，此库同样要吃进去，原因是APR是基于时序的。
2. .v文件用于仿真，仿真文件foudry一般也会提供。此文件中包括IP功能和一些时序的检查。
谢谢@shaneami的讲解，前端部分的确实是这样的，不过还希望能补充完后端的讲解，有关lef的使用需要注意什么，LVS验证需要如何去做（因为foundry是给出了一个lvs的网表的，只是定义了端口），.gds.fram文件又在设计中如何使用，特别是stream in virtuoso中的时候需要有注意的问题吗?最后就是对于一个IP设计需要在后端设计中特别注意或者考虑什么?
很久没人互动了，还望多多的高手来讨论交流哦
你说的是IP的gds文件， 这个IP的gds文件只有metal和pin的lable。我不知道别人的做法是什么我说我们这的做法，就是在dig_top.cdl 我们我也会把ip的cdl就是一个只有端口的信息cdl给lnclude进去......因为LVS BOX不检查box里面的信息但是可以检查pin....所以我们的ip的gds会导入到virtuoso....因为要保证后面的lvs的为准（相当于在check一次IP连线是否正确）....... 不管是check top.cdl还是dig_top.cdl这个方法就有效.....确保LVS OK....