pt 分析

这个clock network delay就是0。在你block里面不需要处理。
可以提取ILM，跑fullchip的timing,看这些path是否有violation。

学习了。

reg到output都没有network delay。
看下你的RTL里面 那个port上是否有那个ckock，
如果没有的话，可以在那个port上设个virtual clock，或者 把output port上的那个output delay 设成负值！