求教，为什么做了P&R后，网表中的buffer数目少了几万呢？

dc生成的网表，发现后端P&R做完placement以后后，网表中的buffer数目少了好几万个，第一次注意到这样的问题。请各位大神给讲讲这是为什么呢?在dc综合的脚本中，有什么选项可以让dc不要插入这些P&R会去掉的buffer吗?
O(∩_∩)O谢谢！

没碰到过这种情况~

你这么一说发现我的design也有减少几百，但是剩下的尺寸变化比较大；你说这情况是不是综合时候制约给的太严格了

自己来顶顶，下午查资料，只找到了一个线索：禁止dc给high fanout的net插buffer，但是没有试验成功~
可能命令用的不对，也可能压根不是症结所在。请大牛指点啊！

hold? falth_path?

place时会删掉一些驱动能力小的buffer，（工具觉得没什么用的），对design没什么影响。反正后面还要优化。

用DCT

我这里是hold给的约束太大了，把hold改小，综合的面积会变小。