ICC里面怎样只写出某个sub module（hierarchy）的netlist
时间：10-02
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请教各位大神和小编：
ICC里面，write_verilog默认是将整个TOP design写出来，怎么样才可以只写出某个sub module （如sub_1）的verilog网表出来呢?（不走partition flow 哦）
指定具体的module就可以了。是不是icc也可以用write -format verilog -hier [your_design_name]