PT-PX功耗分析问题

最近，我用PX工具对设计进行功耗分析，分析结果显示：设计中时钟的功耗占了总功耗的95%。我改变了时钟频率和激励，虽然总功耗在不同情况下会有变化，但是时钟功耗总是占了95%左右，这是为什么啊?有没有人也遇到过同样的问题?

注意toggle rate的设定

建议还是用VCD 更贴近实际

我是用VCD文件设置toggle rate的，即便只设置时钟输入，其他输入全部不翻转时钟的功耗占了95%以上；而其他输入信号加入输入激励后，分析出设计的组合逻辑、时序逻辑的功耗也远远小于时钟的功耗，时钟功耗还是占了95%以上。我也试着降低了时钟频率，但是，不管情况怎么变，时钟的功耗比其他功耗基本要高两个数量级。

可是我就是用的VCD文件啊。

再看一下clock tree， flop，logic cell 的比例，各自的toggle
如果你的设计小于10K，那就不用讨论了

我是DC综合完了之后，直接提取电阻、电容，然后做的PX分析，没有做PR和CTS。而且设计没有10K那么大，所以这样是正常的么?