calibre里LVS由于<>的问题过不去

我的LAYOUT有100多个间距相等的PIN脚 类似于A[92] 我导入cadence后标PIN脚用的方法是
标完A<0>设置一下间距就可以一次性标100多个引脚(只有<>才有这种简便方法 []不能使用此方法)
但是我的网表里是A[...]这样LVS就过不去
我试了一个别的例子 PIN少的 只要把版图中的<>换成[]LVS就过去了
这样怎么办

1、在GDS中修正使之与netlist匹配
2、在netlist中修正使之与GDS匹配
3、不能修改netlist和GDS，需要在LVS RULE添加OPTION控制使两者匹配。

还是改网表方便。

我把网表里所有的[]都替换成<>可导入的时候就说有error了
verilog不支持<>吧?

谢谢，很靠谱，但是具体实施的方法能不能说一说呢?

我说的是三种方法，看具体要求选择其中一种方法。通常我们选择2和3来操作。
2：用sed或其他方法直接修改netlist
3：LAYOUT RENAME　TEXT "/[/</g" "/]/>/g"

谢谢，修改netlist我觉得不行啊，具体怎么修改呢 把[替换成<，可是verilog不支持。
第三种可否说得更详细写?这句命令应该是在哪里添加?

2:文本编辑替换不会吗?
3：在LVS RULE里面添加

文本替换可以啊，但是我换了之后有报错。.V文件不符合要求

改.v作甚?你转出cdl来再改啊，亲