各位大神，pt分析发现input hold违例，重要吗

如果SDC正确的话，就得fix
需要与前端沟通

hold违反，必须修正。当然前提是，前端约束是合理的

小编，能不能细说一下，您的意思我不太懂，我刚学pt，谢谢

学学了啊啊啊

3楼，您好，你您所说的前端是合理的，在这次的问题上，是特指具体哪个方面啊?哪个设置的不合理啊?

就是design compiler输出的SDC文件，是否正确
还有就是所加端口约束及时钟skew是否合理

您好，sdc是否正确，怎么看啊?set_input_delay我不知道怎么估计，就取了两个值max和min，max取得是时钟周期的30%到40%，min就直接去的1（大约只有时钟周期的5%），不知道这样取值的话，合理吗?谢谢

路过学习下

chip IO需要review input delay max/min设置；Partition IO timing可以不用太care，到更高的层次去看

路过学习下。