DC不认code里的宏定义

想问下，module code里有一堆宏定义，这些宏定义单独写在一个.v里，我先读宏定义再读module rtl，如果module code里没有写include，DC就识别不到。想问下，是一定要写include，还是有什么设置?多谢

read_file -format verilog {define.vh,xxx.v.........}即可。

兄弟，后来问题解决了吗?我也遇到了同样的问题。