set output delay 具体包涵哪些的啊

output delay 包括了后一级触发器的Tsetup+Clock的Uncertainty+输出PORT后面的组合逻辑（如果有组合逻辑的话）或者线的延时，这样理解对吗?output delay 到底是由哪些延时组成的?求解答



上面是我在群里看到一篇老帖上一哥们的问题，感觉很巧，那哥们估计和我看的资料一样，困惑都一样，可惜没看到解答的，就是原本认为set output delay和set inputdelay一样简单，但按那资料上分析的，感觉set output delay 包括的不紧紧是输出端口到输入端D之间的组合逻辑的延迟，好像是上面哥们求证的那个答案，望大家指点的啊。

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