求助：PT中如何分析时钟、数据管教时序？

手头上有一个设计需要同时输出时钟和数据，想要分析输出管脚时钟和数据的相对关系，请问该如何对其约束?
目前时钟约束在内部信号上，可以分析到内部时钟和数据管教的时序，但是看不到内部时钟到时钟输出管教上的延时，请问该如何约束?

在输出时钟port上generated_clock，，，，

多谢陈小编！