使用power compiler和modelsim进行功耗分析遇到的问题

如题。
已经使用power compiler产生forward saif文件，
在使用modelsim产生backward saif文件时是不是要先使用modelsim 来compile（vcom）设计的verilog文件和testbench 文件?
如果设计的模块调用了子模块需不需要把子模块也编译?

自己顶一下，跪求大牛解答

这个不常用。

太扯了。

不要扯了。

好的。

ls你有意思吗?就为了骗积分。

小编 我想问下怎么用power compiler产生forward saif文件啊。在dc_shell下我使用rtl2saif命令，报错说unknown command 'rtl2saif'。