微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 在用ApolloII的同学请进来说两句

在用ApolloII的同学请进来说两句

时间:10-02 整理:3721RD 点击:
有谁可以把使用ApolloII的详细步骤说一下
关键是 data preparation这一块
也就是开始place/route之前
我 verilog in 之后,在cell 窗口看不到任何东西
请高手点拨一下
谢谢

create library 我仅仅load tf
verilog in 之后我就不知道怎么操作了
有这方面的pp可以提供一个看看嘛

导入网表以后,要打散网表(expand netlist),这是因为输入的verilog是层次化的(hierarchical),就是说网表中有模块中套模块这样的结构,这样的结构不利于工具布线,因为布线是不管这些层次结构的,有可能是最上层的线直接连到最下层。因此,apollo需要将这样的层次化的网表作一个转换,变成只有一个模块,也就是所有的基本元件都在同一个层次。然后要把这个打散后的网表(存储在库下的exp中)和你的这个cell要对应起来,就是绑定(bind)起来,这样工具才知道你这个cell是要使用你的这个exp网表,bind起来以后cell中就有东西了。接下来就是floorplan, route power net 等等manual中所讲的步骤。
当然,首先还有设定reference library等的步骤,如果你不明白这些,那还是要先看看布 局布 线的理论,再来操作apollo比较好,不然的话你都不知道哪一步是做什么的。

没用过 不知道 Apolloll是用来干嘛的

非常有用的,謝謝
做得好

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top