DFT 在scan DFF上存在大的setup violation

各位大神：
小弟在做DFT的时候，看到插入SCAN CHAIN之后，在test 模式下，几乎所有的SCAN DFF 都报了在SE上存在一个很大的SETUP VIOLATION。查看max_timing report，会看到问题主要是在pad 上存在一个177.83的延时，library setup time 是52.6。我用的是.18的库，时钟周期是50ns，这不太可能啊。不知道哪位大神遇到过类似的情况，请不吝赐教。

看了下这个timing report 有个问题啊 ，这个#号表示延时来自哪里?经常见的是×和&没见过这个啊。

跟dft没关系，只能说是你dc跟pt做的不好！

test_en 没有解high-fanout.
交给后端去处理吧。
如果是FPGA，那么做一次incremental DC.

为什么说是DC做的不好呢? 在做DC的时候，test_en只是通过了pad，而后面的做DFT的时候，才会将test_en的pad的输出连接到scan DFF的SE引脚上。然后，才报出来的setup 的问题啊

我做的是专用集成电路，这是SETUP的问题，后端的ICC只能解决HOLD的问题，很难解决这么大的setup的问题啊

你这个report是P&R之前的，可以在test_en_pad/C上定义ideal net去除这个violation
同时告诉后端，合理的DRV，他们会帮你解掉的
“专用集成电路，这是SETUP的问题，后端的ICC只能解决HOLD的问题，很难解决这么大的setup的问题啊”
此话不对，后端负责解决setup，hold，和其他许多问题。
但是，该前端解决的事情，也不能推到后端

你说的很有道理，那么在前端应该怎么做呢?

就是我说的前2句

你时钟怎么做的，这个就怎么做.
用户等级高点，能不能不要那个验证码?太烦人

dc 跟pt的时序没有做好。

我的时钟设置的dont_touch，然后在ICC中做的CTS。从不能test_en也做CTS吧