请教各位关于后端流程
时间：10-02
整理：3721RD
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请问各位，我做完dc综合后要进行下一步，由于时钟和rst没有让dc动，所以综合出有若干high fanout。
1,这样的话是否有必要进行一下后仿?如果有必要，那么是不是需要进行时序反标?
2,如果之前都正确，那么是不是要保证这里的后仿结果正确才能进行版图的布局布线?亦或是等版图什么的全搞定再最后进行后仿?
3,综合后出现一些警告，比如high fanout(clk and rst)，use the change_names command to make the correct changes before invoking the verilog writer.这些问题是否必须修正?
求教求教啊。
1,这样的话是否有必要进行一下后仿?如果有必要，那么是不是需要进行时序反标?
2,如果之前都正确，那么是不是要保证这里的后仿结果正确才能进行版图的布局布线?亦或是等版图什么的全搞定再最后进行后仿?
3,综合后出现一些警告，比如high fanout(clk and rst)，use the change_names command to make the correct changes before invoking the verilog writer.这些问题是否必须修正?
求教求教啊。
这些都没有问题的，PR后就修掉了
那后仿呢?是不是在dc之后必须保证时序反标的结果与前仿一致?
dc出来的sdf基本不靠谱，还是用pt的write_sdf比较靠谱
dc直接仿个门级网表就可以了，不要加sdf
多谢！